3.2 EDK  –  PlatGen创建了一个不正确的system.vhd或system.v文件-Altera-Intel社区-FPGA CPLD-ChipDebug

3.2 EDK – PlatGen创建了一个不正确的system.vhd或system.v文件

问题描述

一般问题描述:

如果在MHS文件中使用以下语法,并且设计不是顶级,则PlatGen会生成不正确的system.vhd或system.v文件,该文件在综合或仿真中失败。

PORT leds = leds_s,DIR = INOUT,VEC = [3:0]

system.vhd / .v文件无法包含“leds_s”的信号/连线声明。

解决/修复方法

您可以使用相同的端口和信号名称轻松解决此问题:

PORT leds = leds,DIR = IO,VEC = [3:0]

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