6.3i CPLD TAEngine  – 时序分析器不检查周期约束的占空比部分-Altera-Intel社区-FPGA CPLD-ChipDebug

6.3i CPLD TAEngine – 时序分析器不检查周期约束的占空比部分

问题描述

一般问题描述:

CPLD时序分析器不检查周期约束的占空比部分。

示例

TIMESPEC“TS_test”= PERIOD“clk”10 ns HIGH 1%;

TAEngine将此约束报告为MET,即使Xilinx CPLD无法使用此占空比操作时钟输入。

解决/修复方法

此问题已在7.1i中修复。

请登录后发表评论

    没有回复内容