5.2i PAR  – 在初始时序分析期间,布局和布线挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

5.2i PAR – 在初始时序分析期间,布局和布线挂起

问题描述

紧迫性:标准

一般问题描述:

当我运行PAR时,它似乎在初始时序分析期间挂起:

“总体努力水平(-ol):2(由用户设定)

Placer努力水平(-pl):2(由用户设定)

Placer成本表条目(-t):1

布线器工作级别(-rl):2(由用户设置)

开始初始时序分析。实时:16分钟2秒“

解决/修复方法

一种可能性是,诸如复位之类的信号具有非常高的扇出。尝试通过复制逻辑或对复位信号施加TIG约束来减少扇出:

NET“重置”TIG;

请登录后发表评论

    没有回复内容