6.1i时序分析器/ TRCE  –  PERIOD约束上的时钟偏差报告与先前版本不同-Altera-Intel社区-FPGA CPLD-ChipDebug

6.1i时序分析器/ TRCE – PERIOD约束上的时钟偏差报告与先前版本不同

问题描述

一般问题描述:

我的PERIOD约束中报告的时钟偏差与之前的软件版本不同。

解决/修复方法

时序偏差计算在6.1i中已经改变。在以前的版本中,两个寄存器之间的所有时钟偏移,无论是在全局布线还是本地,都是使用最大源和最大目标时钟到达时间计算的。

在6.1i工具中,仍使用最大源和最大目标时钟延迟计算全局时钟偏移(全局时钟定义为在时钟路径中具有BUFG或等效组件)。

对于所有其他时钟(使用其他布线的时钟,例如本地布线),设置偏差将是最小目标时钟到达时间减去最大源时钟到达时间,并且保持时滞将是最大目标时钟到达时间减去最小源时钟到达时间。

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