v1.5 Aurora 401参考设计 – 在VHDL仿真中,FIFO_ERR和CHANNEL_UP信号变为“X”Altera_wiki6年前发布250该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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