LogiCORE SPI-4.2（POS-PHY L4） – 状态位的Virtex-II Pro I / O存储规则（RSClk，RStat，TSClk，TStat）

问题描述

一般问题描述：

本答复记录描述了在Virtex-II Pro器件中选择SPI-4.2（PL4）状态位引脚的最佳方法。

注意：有关Virtex-II Pro中LVTTL支持的更多信息，请参阅（Xilinx答复14965）和Virtex-II Pro数据手册的模块2：详细功能问题描述：FPGA – >数字控制阻抗：

http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=/Data+Sheets/FPGA+Device+Families/Virtex-II+Pro&iLanguageID=1

有关SPI-4.2（PL4）v5.2已知问题，请参阅（Xilinx答复12420） 。

解决/修复方法

接收状态通道

接收器状态通道输出未锁定。但是，Xilinx建议遵循以下准则：

LVDS状态通道

– 将RSClk，RStat_P（0）和RStat_P（1）放在Bank 7中，并使用Sink Core。

具有Bank 7 VCCO = 3.3V的LVTTL状态通道

– 如果Bank 7 VCCO可以设置为3.3V，则3.3V LVTTL输出和2.5V LVDS输入可以一起驻留在Bank 7中。

– VCCAUX必须设置为2.5V。

– LVDS_DCI不能与VCCO = 3.3V一起使用。

具有Bank 7 VCCO = 2.5V的LVTTL状态通道

– 将RSClk，RStat（0），RStat（1）放在3.3V bank中。

来源状态频道

源状态通道输出未锁定。但是，Xilinx建议遵循以下准则：

LVDS状态通道

– 将具有源核心的TSTat_P（0）和TStat_P（1）放置在Bank 6中。

LVTTL状态通道

– 将TStat（0），TStat（1）放在3.3V组中。

– 请注意，TSClk必须放在时钟引脚上。