LogiCORE IP SMPTE UHD-SDI v1.0(第5版) –  ST352有效载荷ID数据包仅插入奇数数据流(Y信道),用于12-SDI模式-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP SMPTE UHD-SDI v1.0(第5版) – ST352有效载荷ID数据包仅插入奇数数据流(Y信道),用于12-SDI模式

问题描述

ST2082-1​​0:2015要求每个10比特数据流包括定时和同步字,行号,循环冗余码,包括音频的辅助数据和有效载荷识别分组。

在12G-SDI模式下测试SMPTE UHD-SDI时,我注意到ST352有效载荷ID数据包仅插入在奇数数据流上的Y通道上。

我该如何解决这个问题?

解决/修复方法

这是SMPTE UHD-SDI v1.0(Rev 5)及早期版本中的已知问题。它将在2018.3及更高版本中修复。

所有用户都应将其设计升级到最新的Vivado版本。

  • Vivado 2018.2 – 用户可以从(Xilinx答复71286)下载SMPTE UHD-SDI补丁来解决这个问题
  • Vivado 2018.3 – 此问题将在Vivado 2018.3及更高版本的SMPTE UHD-SDI IP中得到解决。
请登录后发表评论

    没有回复内容