UltraScale / UltraScale + DDR4 IP – 性能优化，可实现具有异构流程的DDR接口的高利用率

问题描述

此性能优化策略涵盖了所有应用程序的关键设计注意事项，这些应用程序依赖于以非常短的突发发出的读/写请求的流程模式，这会影响内存控制器的效率。

这包括但不限于使用DDR4 PL IP的视频应用。

视频应用需要性能优化的内存控制器来处理视频应用程序吞吐量和延迟要求。

HEVC和AVC解码器将使用DDR存储器访问模式，这将严重限制Xilinx DDR4控制器的带宽/总线利用率。

Zynq UltraScale + DDR4 PL（MIG）IP未针对视频应用进行优化，特别是以基于块的光栅扫描顺序访问DRAM的HEVC / AVC编解码器应用。

在基于块的栅格中，读/写请求以非常短的突发发出，这会影响存储器控制器的效率。

如果DRAM接口采用x16组件设计，将可用的bank和bank组合限制为8，则内存控制器的效率会进一步降低。

使用x8组件或双管芯x16组件实现DRAM接口，支持16个bank + bank组合，通过减少与Xilinx PL DDR4 IP的Group FSM逻辑相关的开销，为用户提供额外的带宽。

任何需要短脉冲或频繁切换存储体地址引脚的存储器地址访问模式都可能受益于这种考虑。

如果您不确定您的DDR接口配置是否符合系统带宽目标，请参阅（PG150），第7章：测试台

有关DDR4 IP架构以及Bank和Bank集团如何影响整体效率的更多信息，请参阅（PG150），第3章：组机器和第4章：性能。

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=mig;v=latest;d=pg150-ultrascale-memory-ip.pdf

解决/修复方法

1. 设计具有DRAM组件的DRAM接口，以便能够访问具有4个存储体组的16个DRAM存储体。
2. 如果满足带宽要求，请使用基于处理系统（PS）的内存控制器

注 ：在使用Twin / Dual芯片组件（x16）进行设计时，请参阅（Xilinx答复66938）了解其他DDR4限制。