当使用用于以太网英特尔®FPGAIP的英特尔®Stratix®10,H-tile Hard IP时,过大的帧剥离会导致无效帧呈现给用户逻辑。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

当使用用于以太网英特尔®FPGAIP的英特尔®Stratix®10,H-tile Hard IP时,过大的帧剥离会导致无效帧呈现给用户逻辑。

当用于以太网英特尔®FPGAIP RX MAC的H-tile硬IP接收到帧大小> = 65536并且启用enforce_max_frame_size时 ,从RX MAC到用户逻辑的帧输出将被截断为由max_rx_frame_size设置指定的帧大小。第二个无效帧将从RX MAC输出到用户逻辑,从字节65536开始到超大帧结束。

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