为什么在Stratix 10 E时序报告中错误地报告了o_clk_rec_div66和o_clk_pll_div66时钟速率，以及具有10G / 25G速度模式的以太网英特尔FPGA IP的硬核IP？-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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