描述
客户用以下公式进行VHDL设计：
RST-LT；
RSTYN & LT；
在功能仿真中，逻辑是正确的。
在通过核心工具运行设计之后，fitter报告显示的方程是：
/RST＝ReSeTyIn
/rSTyn＝ReSeTyIn
信号是不正确的，并且客户通过做定时仿真来验证它。看来fitter正在翻转信号两次。
请参阅使用命令行的Read .txt。
解决方案
这个问题已经在最新的CPLD修补程序中得到了纠正。
在Xilinx支持网站上：
客户用以下公式进行VHDL设计：
RST-LT；
RSTYN & LT；
在功能仿真中，逻辑是正确的。
在通过核心工具运行设计之后，fitter报告显示的方程是：
/RST＝ReSeTyIn
/rSTyn＝ReSeTyIn
信号是不正确的，并且客户通过做定时仿真来验证它。看来fitter正在翻转信号两次。
请参阅使用命令行的Read .txt。
这个问题已经在最新的CPLD修补程序中得到了纠正。
在Xilinx支持网站上：
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