UltraScale / UltraScale +的设计咨询:2018.2(及更早版本)Vivado在部分比特流中重用AES / Key IV-Xilinx-AMD社区-FPGA CPLD-ChipDebug

UltraScale / UltraScale +的设计咨询:2018.2(及更早版本)Vivado在部分比特流中重用AES / Key IV

问题描述

为了在使用AES-256时保持机密性,该标准要求给定的密钥和IV组合仅使用一次。

但是,在US / US + PR比特流中,密钥和IV在单个比特流中多次使用。

解决/修复方法

修复计划在2019.1。

请登录后发表评论

    没有回复内容