在使用英特尔®Stratix®10E-tile硬核IP以太网英特尔®FPGAIP配置为PCS + FEC状态而不使用MAC时,如何区分本地故障条件和有效RX数据?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

在使用英特尔®Stratix®10E-tile硬核IP以太网英特尔®FPGAIP配置为PCS + FEC状态而不使用MAC时,如何区分本地故障条件和有效RX数据?

由于英特尔®Quartus®Prime软件版本18.1及更早版本中的问题,当在PCS + FEC状态下配置时, o_rx_pcs_fully_aligned信号不会暴露在用于以太网英特尔®FPGAIP的英特尔®Stratix®10E -tile硬IP之外MAC。

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