为什么CSR读/写访问以太网英特尔®Stratix®10FPGA IP核的H-Tile硬IP需要100多个时钟周期（reconfig_clk）？

对以太网英特尔®Stratix®10FPGA IP内核的H-Tile硬IP的 CSR读/写访问需要100多个Avalon®-MM时钟周期（reconfig_clk），如仿真所示。

由于H-tile硬核以太网英特尔Stratix 10 FPGA内核上的8位CSR接口，这是预期的行为。每个用户Avalon®-MM 32位接口读/写都会产生32位到8位总线数据宽度转换逻辑，从而导致额外的访问延迟。

低延迟100G以太网英特尔®Stratix®106IP核 （软IP）CSR接口没有这种额外的延迟。