为什么我会收到警告（16817）：在alt_etipc3_nphy_elane.v上的Verilog HDL警告（12698）

在使用多个英特尔®Stratix®10E-tile Hard IP以太网英特尔FPGA IP编译设计时，您可能会看到由于模块冲突而出现的上述警告。

当以太网英特尔FPGA IP的E-tile Hard IP的多个实例在同一英特尔®Quartus®Prime项目中使用不同的配置时，设计可能会错误编译，这也可能导致更加合适的错误。

用户将看到编译警告，其中英特尔Quartus Prime编译和仿真编译期间将覆盖具有相同名称的模块的设置。