错误（16812）：altera_up_sync_fifo.v（138）中的Verilog HDL错误：端口连接无法混合排序和命名。或者命名端口连接中可能有一个尾随逗号。

由于英特尔®Quartus®PrimePro和标准版软件版本17.1 Update 1及更早版本中的问题，在编译使用Platform Designer生成的RS232_UART IP时，您可能会看到此语法错误。