为什么采用10G BASE-R预设的英特尔®Arria®10收发器Native PHY IP多通道设计会遇到功能故障?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

为什么采用10G BASE-R预设的英特尔®Arria®10收发器Native PHY IP多通道设计会遇到功能故障?

由于英特尔®Quartus®Prime标准版软件版本16.1以后的英特尔®Arria®10收发器Native PHY IP存在问题,使用10G BASE-R预设生成的多通道设计将包含错误的rx_control端口映射。

此问题仅发生在Qsys(现在是Platform Designer)中启动的收发器Native PHY IP中,而不影响使用IP Catalog启动的收发器Native PHY IP。

示例说明如下:

  1. 收发器NativePHY IP rx_control端口是20位宽度端口。信号名称为RX_control bit [19:0]
  2. 10GBASE-R预设的RX_control端口编码映射仅使用前8位,即位[7:0],而位[19:8]未使用。
  3. 因此,如果使能了2个收发器通道,则ch0的RX_control为bit [19:0],ch1为bit [39:20]
    • ch0未使用位为[19:8]位,而使用位为[7:0]位
    • ch1未使用位是位[39:28],而使用位是位[27:20]
  4. Qsys收发器NativePHY IP ch1错误地将rx_control连接到位[135:128]而不是位[27:20]。
  5. rx_control的正确地址偏移量应为20而不是128
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