为什么Stratix®10缺少LVDS IP中的PLL输出引脚?xilinx_wiki6年前发布300 由于英特尔®Quartus®PrimePro软件版本17.1中存在问题,即使启用了“基于现有PLL指定其他输出时钟”选项,也不会创建pll输出引脚pll_extra_clock。 FPGAFPGA-CPLDSoCs
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