英特尔®Arria®10 – 缺少有关IOPLL IP内核锁定输出行为的描述

“IOPLL英特尔FPGA IP内核用户指南”不包含有关锁定输出端口行为的信息。

在PLL锁定到输入时钟的三个阶段期间，锁定的输出端口以下列方式运行：

阶段1：当PLL保持有效复位（复位=高电平）时，锁定信号为低电平。

阶段2：当PLL不再处于有效复位状态（复位=低电平）但其输入时钟不稳定时，只要PLL未锁定到参考时钟，锁定信号就会为低电平。

阶段3：当PLL不再处于有效复位状态（复位=低电平）且其输入时钟稳定时，IP内核暴露的锁定信号将通过数字滤波器。当输入锁定信号连续断言25个时钟周期时，滤波器仅断言外部锁定信号。

如果PLL在此之后没有失锁，则当PLL尝试获取锁定时，外部锁定信号不应切换。当输入锁定信号为低电平（失锁）连续2个时钟周期时，外部锁定信号将置为无效。