请教lattice fpga功能异常，加入reveal debug 后反而正常了Harman2年前更新2315现在碰到一个问题，想咨询一下。fpga功能异常，加入reveal debug 功能后反而正常了，以前碰到过类似的，xilinx 加chipscope 才运行正常的情况，后来发现是之前时序约束没做好,但现在时序约束都做了 FPGAlattice
最近发现lattice加rvl时序正常原因了。我用defparam 传递参数，不加rvl参数传递错了，加rvl 后传递才正常。
用synplify 查看综合后结果，u1 u2参数传递一样了
我也不知道原因，加了后时序就正常了
加的时候为啥会传递正常？ 表示不太理解，除非加的时候它用了这些参数，不加的时候没有用。
你要说本来正常，加了reveal后不正常了，我觉得还能理解。
如果本来不正常，加了反倒正常了，说胆你的设计应该是有问题的。
reveal可能会让时序变差，特别是当内部比较拥挤的时候。
是的，我也怀疑过是不是时序问题。以前碰到过类似的，xilinx 加chipscope 才运行正常的情况，后来发现是之前时序约束没做好