请教lattice fpga功能异常，加入reveal debug 后反而正常了Harman3年前更新2695现在碰到一个问题，想咨询一下。fpga功能异常，加入reveal debug 功能后反而正常了，以前碰到过类似的，xilinx 加chipscope 才运行正常的情况，后来发现是之前时序约束没做好,但现在时序约束都做了 FPGAlattice
最近发现lattice加rvl时序正常原因了。我用defparam 传递参数，不加rvl参数传递错了，加rvl 后传递才正常。
用synplify 查看综合后结果，u1 u2参数传递一样了
我也不知道原因，加了后时序就正常了
是的，我也怀疑过是不是时序问题。以前碰到过类似的，xilinx 加chipscope 才运行正常的情况，后来发现是之前时序约束没做好