Vivado约束 – 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado约束 – 关键警告：[时序38-250]生成的时钟clk_50_1仅禁用主时钟clk1的路径-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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- chipdebug超级版主0
  解决/修复方法
  通常，此严重警告意味着在主时钟和生成的时钟之间禁用定时弧。
  例如，'set_disable_timing'命令禁用定时弧。
  这也可能是由'create_generated_clock'约束中的错误引起的。
  一个例子如下：
```
 create_generated_clock -name clk_mux2_1 -source [ get_ports clk1 ] -divide_by 1 -add -master_clock clk2 [get_pins BUFGMUX_inst2 / O] 
```
  纠正约束后，严重警告消失。
```
 create_generated_clock -name clk_mux2_1 -source [get_ports clk1] -divide_by 1 -add -master_clock clk1 [get_pins BUFGMUX_inst2 / O] 
```
  5年前回复