Vivado  –  route_design无法布线GT REFCLK连接-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Vivado – route_design无法布线GT REFCLK连接

问题描述

我使用多个千兆收发器的设计在’route_design’期间收到以下警告:

不可连接的连接类型:
—————————-
检查驱动器和负载的5跳内的所有可到达节点
取消布线类型1:站点引脚未到达互连结构
类型1:GTHE3_COMMON.MGTREFCLK0-> GTHE3_COMMON.COM0_REFCLKOUT0
—– Num Open网:2
—–代表网:Net [176] refclk_buf_0 / CLK_A_SERDES
—– GTHE3_COMMON_X0Y0 / MGTREFCLK0 – > GTHE3_COMMON_X0Y1 / COM0_REFCLKOUT0
—–驱动程序术语:refclk_buf_0 / IBUFDS_GTE3_CLK_A_P / gthe3_common_gen.GTHE3_COMMON_PRIM_INST / GTREFCLK00
驱动器引脚无法在5跳内到达互连结构。
负载引脚无法在5跳内到达互连结构
阶段8验证布线网络
严重警告:[Route 35-54] Net:refclk_buf_0 / CLK_A_SERDES未完全布线。
解决方案:运行report_route_status以获取更多信息。
严重警告:[Route 35-54] Net:refclk_buf_1 / CLK_B_SERDES未完全布线。
解决方案:运行report_route_status以获取更多信息。
严重警告:[Route 35-54] Net:refclk_buf_0 / CLK_C_SERDES未完全布线。
解决方案:运行report_route_status以获取更多信息。
严重警告:[Route 35-54] Net:refclk_buf_1 / CLK_D_SERDES未完全布线。
解决方案:运行report_route_status以获取更多信息。
严重警告:[Route 35-7]设计有8个不可布线的引脚,可能是由于放置问题引起的。
严重警告:[布线35-1]设计未完全布线。有4个网没有完全布线。

如何避免这种情况?

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