2018.2 LogiCORE IP MIPI D-PHY v4.1(修订版1)MIPI CSI-2 RX子系统v3.0(修订版3) –  MIPI D-PHY或MIPI CSI-2 RX子系统报告更高线路速率的数据包损坏-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2018.2 LogiCORE IP MIPI D-PHY v4.1(修订版1)MIPI CSI-2 RX子系统v3.0(修订版3) – MIPI D-PHY或MIPI CSI-2 RX子系统报告更高线路速率的数据包损坏

问题描述

当MIPI D-PHY或MIPI CSI-2 RX子系统用于从机模式时,从传感器接收的处理数据包会报告更高线路速率(例如,1500Mbps)的间歇性数据损坏。

对于没有I / O终止的设计,会发生这种情况。

解决/修复方法

在Vivado 2018.2及之前版本中生成的LogiCORE MIPI D-PHY RX和MIPI CSI-2 RX子系统中会出现此问题。

可以使用以下xdc约束启用I / O的内部终止:

 set_property DIFF_TERM_ADV TERM_100 [get_ports <clk_rxp / n>] 

默认情况下,在Vivado 2018.3版本中生成的MIPI D-PHY RX和MIPI CSI-2 RX子系统中启用TERM_100。

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