Vivado实现 – 使用功率约束来分析opt_design修整

问题描述

找到’opt_design’裁剪的来源可能很困难。

使用’-verbose’和’-debug_log’选项时生成的日志文件可能并不总是有助于找到裁剪的来源。

有没有其他方法来追踪opt_design裁剪的来源？

解决/修复方法

在Vivado 2018.1及更新版本中，有更多图形化Schematic工具可用于分析设计的功耗。

当预期切换的控制信号不是时，这些也可用于调试opt_design修整问题。

以下是使用report_power调试opt_design裁剪的步骤：

1. 识别opt_design意外删除的叶子单元格。
2. 在运行opt_design之前打开综合设计。
3. 运行report_power。不使用report_power的输出，但启用增强的Schematic图形。
4. 选择有问题的叶子单元，然后生成Schematic。
5. 打开Schematic设置（齿轮符号）。
6. 为标量引脚启用静态概率，并为总线引脚启用静态概率
7. 启用标量引脚和总线引脚的切换速率

应用设置后，Schematic应与下图类似。

注意，在这种情况下，寄存器复位引脚具有0％的翻转率。

当跟随网络到它的驱动程序时，发现它被绑定到Vcc。

这将导致opt_design删除寄存器。