LATTICE DDR3读写错误问题请教-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

LATTICE DDR3读写错误问题请教

现在有个DDR3读写错误的问题,原因是DATA数据线和DQS线不等长引起的,相差300~500mil,这主要是layout工程师疏忽导致了。
我试过减低频率到300Mhz,仍然过几分钟会出错,如果是图像就1~2小时不定时会花屏。

附件的excel表里面的sheet1是左边的2片DDR3,线长正确,工作正常。
Sheet2是右边的2片DDR3,布线有问题。
有没有办法通过代码约束可以解决这个问题呢?

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