altera FPGA DDR2的 dqs_int_delay_in<0> 的时序，怎么调整？

ddr2/ctrl/ip/top_00/dqs_int_delay_in<0> 的时序，怎么调整？在plan ahead里，发现就是连接pin和临近的逻辑单元，没有办法再进行调整。