我在调试LATTICE DDR3 IP时，发现发送READ CMD后，返回的ddr_read_data_valid信号概率性出现不太正常的问题（没有或长度不够）。
下图正常情况下ddr_read_data_valid有16个cycles的长度
下图ddr_read_data_valid只有7个cycles的长度，当前READ CMD后面时序也无有效ddr_read_data_valid。
下图一直检测不到有效ddr_read_data_valid。
另外，我将DDR3的时钟由400M降为300M后出现异常的概率会降低，但偶尔还是会出现。
请大伙帮我协助分析一下。谢谢！
这种情况，电源，或DQS出问题可能性比较大。另外设计时序也看看。