登录后继续查看
登录注册
ChipDebug入站需知
ChipDebug是一个芯片开发调试分享网站 欢迎您的到来!如果您没有帐户请先点击下方按钮进行注册注册
注册即送积分! 获取更多积分的最佳方式是发帖、评论或者分享资料!本站绝大多数资料只是为了防爬虫象征性的加了积分。
本站进行了数据库迁移和系统升级,如果您发现已注册却密码不对,请先使用下方的找回密码,谢谢!
肯定是可以的直接输出到管脚的,一般建议输出到pclk,如果是这个时钟是一对差分对,建议输出到pclkT。
测不到信号很可能是你代码的问题。可以把你的代码贴出来看看。
好的,我再找一下原因
这样是可以的,没有问题
iDD4 u_iDD4(.alignwd(1'b0), .clk(DCK), .clk_s(DCK), .init(1'b1), .reset(~reset_n), .rx_ready( ), .sclk(byte_clk), .datain({D3, D2, D1, D0}), .q(data))/* synthesis syn_noprune=1 */; 是差分时钟对,我是直接使用这个IP,然后byte_clk直接输出到pclkT的引脚的,这样是否可行呢?