请教一下，lattice XO2 FPGA的DDR_generic的sclk能直接输出到管脚吗？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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    • xiemenga11的头像-ChipDebugxiemenga11等级-LV1-ChipDebug1

      肯定是可以的直接输出到管脚的，一般建议输出到pclk,如果是这个时钟是一对差分对，建议输出到pclkT。

      测不到信号很可能是你代码的问题。可以把你的代码贴出来看看。

      7年前
      • sub的头像-ChipDebugsub等级-LV1-ChipDebug作者0

        iDD4 u_iDD4(.alignwd(1'b0), .clk(DCK), .clk_s(DCK), .init(1'b1), .reset(~reset_n), .rx_ready( ), .sclk(byte_clk), .datain({D3, D2, D1, D0}), .q(data))/* synthesis syn_noprune=1 */; 是差分时钟对，我是直接使用这个IP，然后byte_clk直接输出到pclkT的引脚的，这样是否可行呢？

        7年前@xiemenga11