ALTERA FPGA 常见问题汇总(2)

1、 当 channel width 为 16bits 时，光纤通信正常，但是 channel width 为 32bits时，工程师表示需要发射端先加电，要不会出错。

A： 可能是工程中一直将 rx_enapatternalign 接成高电平，对于 16bits 这样设置没
问题，但是对于 32bits，可以在 GXB 模块的设置中看到， rx_enapatternalign 需要
上升沿来触发，如果一直拉高会导致寻找字边界时出错。可以通过修改复位模块
来修正次错误。

2、 Quartus9.1 中调用 FIR 模块，直接用默认的设置没问题，但是修改参数后，就会报错。如下图所示：

A： 这个错误经常出现在客户安装了防火墙之后，不过防火墙卸载后还是存在此
错误，可能是 Quartus9.1 和 Windows 操作系统之间有冲突，需要安装 vcredist_x86
的补丁。

3、在 Modelsim6.5-AE 版本下，选用 IVGX， channel width 用 16bits 做仿真正确，但是换成 32bits 就出错， rx_clkout 都没有。

A： 这个 Modelsim-ae 的 Bug，可以选用 Modelsim-SE 来仿真 IVGX。

4、 关于 byte ordering 模块经常是灰色的问题

A： 4GX 和 2GX 的差别在此功能上差别较大：对于 2GX， Double width 都可以使
用 byte ordering,但是 4GX 的要求比较严格， P538~P542 详细介绍了 4GX 可以使
用 byte ordering 的几种特定模式。

5、 用 Q7.2 版本， channel width 是 16 位时回环正确。 但是改成 32bits 后回环数据出错。

A： 这是 Quartus 版本的问题，采用 Q8.1（包括 8.1）之后的版本就不会出现该问
题了，所以一般建议工程师安装最新版本的 Quartus。

6、 JTAG 链上的芯片过多，会导致加载失败。

A： 有时工程师的板上 FPGA 过多，都在一条 JTAG 链上时，会导致加载到 80%~90%
时出错。一般是链过长、导致因为信号质量变差，所以一般建议 JTAG 链上最好
不超过 3 片 FPGA，如果非得这样接，建议在 DATA 和 DCLK 上加 20p 的电容接地
以改善信号质量。

7、 一个 Transceiver Block 中的 4 个通道，不能在 Quartus 中分别例化两个 GXB 模块来单独设置？

A： 可以的，不过放在同一个 transceiver bank 的所有 ALT2GXB 实体,必须使用同源的
gxb_powerdown 信号、 pll_inclk 信号、 cal_blk_clk 信号。如下图所示

8、 在 1GX40 中，高速端口附近（不是紧挨着的，隔几个的也不行）的单端信号

只能空着，否则编译报错。

A： 这是 1GX40 的 BUG，在分配完高速通道的引脚后， Bank4 的部分管脚不能使
用，否则会导致很大的 Jitter，如果一定要使用,可以在 qsf 中加一些约束来规避
这个要求:
set_global_assignment -name STRATIXGX_ALLOW_USE_OF_GXB_COUPLED_IOS ON。
不过最终还是建议工程师不要采用这些管脚，以免影响信号质量。

9、工程中例化 GXB 模块和 PLL 模块， GXB 的参考时钟和 PLL 的输入工用一个时

钟， GXB 数据率设置为 2.5Gbps 时，编译报错，表示 REFCLK 只能作为 GXB 模块
的专用时钟，不能扇出给 PLL，不过将数据率设置为 1.6Gbps 或 3.2Gbps 时可以
编译通过。
A： 参考 handerbook page369：在时钟频率大于或等于 100MHz 时，如果数据率/
时钟等于 4， 5 或 25，那么它只能驱动 GXB 模块，而不能同时驱动其他模块。

10、在 GXB 模块中他只分配了接收引脚，没有将接收到的数据引到管脚或其他模块，一直报 Error: Can’t place input pin “rx_datain[0]” in Pin_E1 because the pin is not connected to GXB Transceiver logic but the location is GXB Receiver pin.

A： GXB 模块接收引脚分配后，需要用到接收到的数据，引到 SignalTap 也行，否
则会报上述错误

ALTERA FPGA 常见问题汇总(1)
ALTERA FPGA 常见问题汇总(3)