ALTERA FPGA XCVR使用说明 Stratix V

Stratix V是Altera目前性能最优的28nm器件，现在也逐步在客户这边得到推广。下面跟大家分享几个Stratix V Serdes的使用心得，主要包括两个方面：CustomPHY的modelsim仿真；高速接口故障常规检查步骤和最近调试中遇到的几个问题。

一） Custom PHY的modelsim仿真

常规的打开QII，新建一个工程。打开MegaWizard，创建一个Custom PHY的IP Core，并在根目录下新建Modelsim仿真文件夹等，这里就不做介绍了。

1）IP core创建完成之后，当前工程目录下会生成custom_phy_sim 和gxb_reconf_sim两个文件夹，用来存放仿真所需的部分库文件，需要在创建编译IPcore所需仿真库的Do文件时包含进去。
File菜单下New->Source->Do，创建编译IPcore所需仿真库的Do文件，文件命令为simlib_leo.do，文件包含三个部分
第一部分， IP核仿真的常规的库文件，在modelsim安装路径下可以找到

第二部分，Customer PHY生成时，自带的一些sv文件，这个可以在custom_phy_sim（这里是gxb_10g_sim）下面的msim_setup.tcl文件中找到后，直接复制过来即可。

第三部分，Transceiver reconfiguration 模块生成时，自带的一些sv文件，这个可以在Transceiver reconfiguration sim (这里是gxb_reconfig_sim) 下面的 msim_setup.tcl文件下找到后复制过来即可。

2）创建工程相关的文件的do文件，这里命名为Vsimleo.do

3）新建run.f文件

4）上面3个文件准备好之后，在modelsim tool/tcl/Execute Macro下依次执行simlib_leo.do和Vsimleo.do文件，之后将需要观察的信号添加到wave 中，运行，得到如下的结果。

二） 高速接口常规检查步骤

一般我们可以按照如下操作步骤检查，这里的方法同时适用40nm/28nm的产品。

1） 先两片FPGA分别内部自回环，确保FPGA内核可以正常工作；然后reverse loopback，经过外部模拟部分。

2） 如果自回环有问题，就先查发射部分，看pll_locked是否拉高，如果没有则需要检查硬件部分：输入参考时钟质量、Serdes部分电源的质量，RREF是否接了2K欧姆1%精准电阻。

3） 检查完硬件后，再查看软件部分。看复位模块是否正确添加，对于Stratix IV GX，即使不使用动态重配置功能，也需要添加好reconfig 模块，等Busy释放之后，再按照手册上的时序做上电复位 、Calibration clock最好有外部时钟源直接驱动，而不是采用内部PLL来驱动。

4） 如果拉高，对于Stratix IV GX则说明发射部分ok，注意使用tx_clkout将并行发射数据打入GXB模块，而不是其他的时钟。对于Stratix VGX，则需要检查tx_ready。如果tx_ready没有拉高，则说明PHY还没有准备好发射数据。这时一般检查复位状态，28nm的产品都可以采用内嵌复位模块的方式，以简化客户的设计。不过仍有下面两项需要注意：

5） 发射部分检查完毕后，再来看接收部分，可以把接收的状态信号和error状态拉出来看看哪一步出了问题。