在不知道原时钟频率情况下，PLL后出来的时钟是无效的吗？-FPGA常见问题社区-FPGA CPLD-ChipDebug

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回复4

- chipdebug超级版主1
  你的意思是实际输入的时钟并不是100M，而是跟100M接近但频率不固定，假如实际输入80M，那么实际输出为20M吗？一般说来是这样的，但是实际情况往往并不是这样，频率变动的时候有可能失锁，频率稳定后也有可能根本锁不住，PLL是大部分是模拟电路，这一点你明白了就好。
  7年前回复
- - sub作者0
    是你所理解这样的。刚才试了一下，基本上按照设置的比例输出。如上图，假如输入的是80M，输出就是20M。不过不能确保频率再高会不会出现失锁之类的。
    7年前@chipdebug回复
- popomao1
  这句话是什么意思，没看懂你在问什么
  
  将输出时钟大小写为100MHz,输出时钟为25MHz。最后测量输出时钟为500KHz。
  
  锁相环在锁定的情况下输出的时钟肯定是固定的，而且是跟输入成比例的，要不然就不叫PLL。
  7年前回复
- - sub作者0
    我意思是未知输入时钟频率，能否将这个始终pll处理。输入的频率数值应该是接近的。
    7年前@popomao回复