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FPGA CPLD
FPGA常见问题
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在不知道原时钟频率情况下,PLL后出来的时钟是无效的吗?
sub
7年前发布
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是你所理解这样的。刚才试了一下,基本上按照设置的比例输出。如上图,假如输入的是80M,输出就是20M。不过不能确保频率再高会不会出现失锁之类的。
我意思是未知输入时钟频率,能否将这个始终pll处理。输入的频率数值应该是接近的。