AXI VDMA v6.3  –  7系列器件上的设计无法满足异步模式下VDMA的时序要求-Xilinx-AMD社区-FPGA CPLD-ChipDebug

AXI VDMA v6.3 – 7系列器件上的设计无法满足异步模式下VDMA的时序要求

问题描述

在Vivado 2017.3至2018.3中,使用针对7系列器件的异步模式的AXI视频直接内存访问(VDMA)IP内核的设计可能会因VDMA内部的故障路径而失败。

这个问题的原因是什么以及如何解决?

解决/修复方法

自动生成的AXI VDMA内核约束文件缺少约束,导致时序失败。

作为解决方法,您可以在设计中添加以下约束:

set_false_path -from [get_cells -hierarchical -filter“NAME =〜* <ip_instance_name> * MM2S * LB_BUILT_IN * / * rstbt * / * rst_reg [*]”]

笔记:

  1. <ip_instance_name>应替换为AXI VDMA IP内核的实例名称
  2. 应仅为在异步 模式下 配置AXI VDMA IP添加这些约束
  3. 针对针对7系列器件的设计添加这些约束

此问题将在以后的版本中修复。

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