LogiCORE视频PHY控制器 – DisplayPort – GT时钟TXOUTCLK和RXOUTCLK被工具错误地约束

问题描述

在使用4字节模式的DisplayPort的设计中，如果我检查DisplayPort通道的RXOUTCLK / TXOUTCLK的频率（例如使用报告>时序>报告时钟网络，如下面的屏幕截图所示），我可以看到频率被错误地设置为40.5MHz。

根据（PG230）的表3-1 / 3-2，它应该是135MHz（链路时钟为5.4Gbps）。

这个问题的原因是什么，我该如何解决？

解决/修复方法

根本原因：

在Vivado 2018.3中，该工具未按预期处理LogiCORE视频PHY控制器中的约束文件。

因此，不应用正确的约束。

• 注1 ：此问题发生在2字节和4字节配置中
• 注2 ：此问题仅在Vivado 2018.3中确定，不应该在以前版本的工具中发生
• 注3 ：此问题仅在7系列器件上确定

解决方法：

要解决此问题，可以在项目XDC文件中添加以下约束：

2字节配置：

 create_clock -period 3.703 [get_pins -of [get_cells -hierarchical -filter {name =〜* gt * _dp_ss_vid_phy_controller_0_0_gtwrapper_i * gtxe2_i *}] -filter {REF_PIN_NAME == TXOUTCLK}] 

4字节配置：

 create_clock -period 7.407 [get_pins -of [get_cells -hierarchical -filter {name =〜* gt * _dp_ss_vid_phy_controller_0_0_gtwrapper_i * gtxe2_i *}] -filter {REF_PIN_NAME == TXOUTCLK}]