ECP5使用DDR3的ip核时,设置IP核时钟为333MHz时,示波器测到sclk_out时钟不是333/2MHz。-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
请登录后发表评论

    • chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV3-ChipDebug超级版主0