VHDL中string的使用-FPGA常见问题社区-FPGA CPLD-ChipDebug

VHDL中string的使用

如下实体定义中,字符串string前面是rise,但rise前面没有说明是constant、variable、signal中的哪一种数据对象?这种定义变量的做法对吗?如果对,那么rise是属于constant、variable、signal中的哪一种数据对象?
entity clk_n is

generic (rise: string := “rising”);

port(clk:in std_logic;
sp: in std_logic;
fp: out std_logic
);
end clk_n;

请登录后发表评论

    没有回复内容