DDR3 layout-ECP3oauming5年前发布941在看DDR3 layout规则的时候 https://hifpga.com/%E9%97%AE%E9%A2%98/835/lattice%E8%8E%B1%E8%BF%AA%E6%80%9Dddrddr2ddr3%E5%88%86%E7%AB%8B%E5%AD%98%E5%82%A8%E5%99%A8%E8%AE%BE%E8%AE%A1%E8%A7%84%E5%88%9920170801%E6%9B%B4%E6%96%B0/ 里面每个DQS组内的DQ、DM之间的布线长度差异最大为±50mil。那组与组之间有无要求？支持和不支持write leveling的时候，等长应该怎么操作？
组与组是隔离对齐的没有要求，当然也不能太离谱，write level 和read trainling 是ddr3控制器ip自己会做的，用户逻辑只需要关心wl的error信号即可！