module p_dff(
input wire clk,
input wire clr,
input wire D,
output reg Q
);
always @(posedge clk or posedge clr)
if(clr==1)
Q<=0;
else
Q<=D;
endmodule
这是对D触发器的设计语言描述,求解答sim仿真文件
module p_dff(
input wire clk,
input wire clr,
input wire D,
output reg Q
);
always @(posedge clk or posedge clr)
if(clr==1)
Q<=0;
else
Q<=D;
endmodule
这是对D触发器的设计语言描述,求解答sim仿真文件
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