XILINX DDR3 有时候init_calib_complete拉高,读写数据以后,app_rdy就一直为低52fpga6年前发布2771请问,有时候init_calib_complete拉高,读写数据以后,app_rdy就一直为低。但是不是一直是这样,只是偶尔会这样。大部分时间是正常的,请问是程序有什么不严谨的地方吗? xilinx
没有回复内容