XILINX DDR3 有时候init_calib_complete拉高，读写数据以后，app_rdy就一直为低52fpga5年前发布2541请问，有时候init_calib_complete拉高，读写数据以后，app_rdy就一直为低。但是不是一直是这样，只是偶尔会这样。大部分时间是正常的，请问是程序有什么不严谨的地方吗？ xilinx
app_rdy读写后一直为低电平这个是不正常的，这个是DDR3出来了信号。偶尔出现就不太好查，用示波器检测一下这个信号，也许是硬件问题