XILINX DDR3 有时候init_calib_complete拉高，读写数据以后，app_rdy就一直为低-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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    • xiemenga11的头像-ChipDebugxiemenga11徽章-资深玩家-ChipDebug等级-LV1-ChipDebug0

      app_rdy读写后一直为低电平这个是不正常的，这个是DDR3出来了信号。偶尔出现就不太好查，用示波器检测一下这个信号，也许是硬件问题

      5年前
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