testbench中,forever产生时钟出错-FPGA常见问题社区-FPGA CPLD-ChipDebug
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    • 的头像-ChipDebugyangding等级-LV1-ChipDebug作者0

      问题解决了，核心问题是： forever 语句是不可综合的，我第一次没遇到问题是因为我没有综合，直接点的modelsim进去的，后边改动了，就去点综合，所以一直过不了，但是实际上也不会影响仿真，新手基础还比较差，再接再厉！

      6年前
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