描述
关键词:CPLD、fitter、9500、9500 XL、导师、Cadence、概念、FDPE、CE
紧迫性:标准
一般描述:
在M1.5中,9500/XL示意图库中的符号“FDCE”和“FDPE”是
应该是原语,并使9500 XLfitter使用宏单元时钟-
启用P-项来实现CE输入。在Cadence(概念和Verilog)中
导师库,FDPE被错误地配置为宏;它的CE输入是
在触发器D输入路径上实现为门逻辑。
解决方案
使用异步预置和时钟使能实现触发器
9500 XL时钟使能P-项,使用负逻辑形式的FDCE基元代替
FDPE。反转FDCE的D输入和Q输出,并连接异步
预置到其CLR输入。此外,将init属性应用到FDCE中,指示
相对于FDPE通常指定的与电源相反的状态。
这已被固定为版本2.1i。
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