对FPGA的时钟定义的理解

同步设计是指电路的状态变化总是由某个信号的变化进行触发控制，这个信号的上升沿和下降沿通常都可以作为电路状态的触发条件。同步设计中这个触发电路状态变化的信号称之为时钟。

理想的时钟模型是一个占空比为50%且周期固定的方波。如图1所示，Tclk为一个时钟周期（单位：秒，FPGA的时钟周期一般为纳秒级别，即ns），时钟的倒数1/Tclk即时钟频率（单位：Hz，FPGA的时钟频率一般为MHz级别，1MHz=1,000,000Hz）。T1为高脉冲时间宽度，T2为低脉冲时间宽度，Tclk= T1+ T2。时钟信号的高脉冲宽度与周期之比T1/Tclk即该时钟信号的占空比。

图1 时钟基本模型

时钟频率是FPGA设计性能一个很重要的指标，但是，单纯的时钟频率并不是衡量设计性能好坏的唯一指标。FPGA设计中，还有并行结构、流水线结构等体系架构方式也是设计性能的重要影响因素。