vivado布局布线后仿真-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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    • popomao的头像-ChipDebugpopomao徽章-人气大使-ChipDebug等级-LV2-ChipDebug0

      对的，这种问题一般先看看综合后的RTL，然后再看一下fit后的网表， quartus在这个地方
      后仿真出错.png

      vivado的话看这里

      后仿真.png

      3年前
    • 的头像-ChipDebugduncan等级-LV1-ChipDebug0

      可以打开综合后的电路图检查一下

      3年前
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