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FPGA CPLD
Xilinx-AMD
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XILINX FPGA ila timing loop错误
fzw
4年前发布
118
3
板子的分模块,再加上ila检测程序时,就显示timing loop.把ila程序注释掉,程序就正常
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chipdebug
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popomao
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fzw
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那说明路径中有的逻辑循环,这个是要完全消除的。
常规思路,逐个按模块去查,
但是我在schematic中并没有发现电路中有循环,请问像这样的问题正常从哪方面去入手查找问题根本