描述
紧迫：热
一般描述：
基础系列软件中有两种流程类型：示意图和HDL。流之间的差异不是由项目的内容决定的（因为流可以包含示意图和HDL的混合物），而是通过设计处理的方式。
当使用基础项目中的流程图时，您可以创建包含HDL宏的顶层示意图。此流程运行良好，但由于基础HDL模块是单独综合和优化的，存在一定的局限性。
一个缺点是，在自上而下综合优化过程中，设计不利于平坦化。此外，示意流中的HDL宏不能是分层的（包含其他模块），也不能访问用户创建的VHDL库。
利用跨边界优化和自顶向下综合方法，使用HDL流。您仍然在创建底层HDL模块的顶级示意图，但是，当使用此流程时，整个设计由基础Express综合和优化，并且您的总体设计性能将得到改善。
按照下面的步骤将HDL流项目中的顶级示意图（和下层示意图）和HDL宏组合起来。
解决方案
1。创建一个新的HDL项目。在基础项目管理器中，选择文件&新项目。一定要选择“HDL”作为流程。
2。添加一个示意图库。因为在设计综合之前没有选择器件族，如果希望将统一组件添加到示意图中，则必须手动添加Xilinx库。（如果你只是创建一个顶层的示意图，它将作为设计的框图，这个动作就不是必要的。）选择文件& GT；项目库，从左边的窗格中选择你的目标家族，然后点击“Add”。这个库将出现在文件标签中。
三。从流按钮打开一个HDL文件。通过单击设计输入流按钮中的HDL编辑器图标来创建（或打开）HDL文件。为了从HDL文件创建一个示意宏，文件不能被添加到项目中（也就是说，HDL文件没有出现在基础项目管理器的文件选项卡下）。如果HDL文件已添加到项目中，则创建宏选项将不可用。这个规则也适用于状态机。
4。为HDL文件创建一个符号。编辑完HDL文件后，选择Projt＆Gt；创建宏。如果你需要一个初始目标，你可以在这个时候输入任何器件。所执行的综合仅需要创建符号。对将直接放置在示意图上的所有HDL宏重复步骤3和4。
5。编辑示意图。打开示意编辑器，创建顶层设计，并编辑该示意图，就像使用示意流程一样。Xilinx统一库组件和HDL宏将在符号工具箱中可用。如果希望的话，也可以创建LogiBrxx宏。通过选择层次结构-GT；将当前图表添加到项目中，将此示意图添加到项目中。
在创建顶层示意图时，不能使用Xilinx统一库中的PAD组件（iPad、OPAD等）。基础Express将从上到下综合该设计，并将添加端口和缓冲器（如有必要）。若要定义端口，请使用层次结构连接器，就像这个示意图处于较低层次结构时一样。您可以添加I/O组件，例如I/O缓冲器、I/O触发器或I/O锁存器，但不使用任何焊盘。
保存示意图。在分析Schematic时，将HDL文件添加到项目中。您将注意到，当分析顶级图时，所有已制作了宏指令的HDL和ASF文件将被添加到文件选项卡。
您可以通过从基础项目管理器打开它们来编辑文件，但是您只能通过从示意图中打开它们来更新HDL宏。必须这样做才能访问项目-gt；更新宏菜单选择。
6。向项目中添加较低级别的层次结构和库。如果在示意图中的HDL宏具有较低的层次结构级别或使用用户定义的库，这些HDL文件必须通过文档-GT；Addit手动添加到项目中。基础Express必须在综合前访问所有设计文件。
7。将设计作为顶级HDL项目进行综合。点击综合（或实现）流按钮，并选择您的示意图作为顶层。请务必选择与所选图式库匹配的系列。基础Express将链接所有的项目文件，并将综合使用自顶向下的方法设计。
其他考虑：
-因为设计将由基础Express处理，所以在向示意图添加属性时必须小心。当添加PIN位置或转换速率约束时，将它们放置在I/O缓冲器（或触发器或锁存器）上，而不是网络或层次连接器。其他属性（如TNMS或TimeSimes）不被处理；使用UCF文件来应用这些约束。此外，可以使用内置的基础Express约束编辑器将PIN位置、回转速率和某些其他设计约束置于设计上。
-当将一个示意图添加到项目中时，或者当基础Express分析设计的示意部分时，示意图被列出为三种格式之一：VHDL、XNF或EDIF。通过选择综合-GT选项设置格式，并在“导出示意图”下选择三种格式中的一种。
-如果设计只是一个框图（没有统一的组件），或者如果没有任何属性要从示意图中传递（包括在Xilinx宏中），则应该使用VHDL。如果在示意图中应用了任何属性，则必须选择XNF或EDIF作为网表类型（EDFF必须用于目标ViTeX器件）。
但是，如果示意图包括包含RLOCs的XNF宏，则必须选择VHDL或“保留层次结构”选项。这是由于基础Express将设计变平，相同的RLOCs将不存在层次结构指定来保持它们的唯一性。
可选地：
1。创建一个第二个项目（示意类型），用于创建您将在HDL设计中实例化的示意图。
2。创建与其他级别较低层次结构的示意图，包括I/O终端来定义端口。除非您计划在设计中实例化您的所有用户I/O，否则不要在示意图中使用iPad或iPad。层次结构是可以接受的。
三。保存了示意图后，选择选项-gt；导出网表。不要更改目录，因为必须看到.alb文件才能写出网表。文件名将与项目的名称匹配。
4。将.EDN文件或.xNF文件（可以轻松地有一个以上的XNF文件）复制到HDL项目目录。不要将这些文件添加到HDL项目中。
5。实例化HDL文件中的示意图，并像通常那样通过HDL流运行它。流的综合部分将给出“un链接组件”警告，但是这些可以被安全地忽略，因为这是BASIC Express中黑箱的标准消息。
“翻译”阶段的执行将在EDIF或XNF文件中读取，当它合并所有的设计部分时。
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