V1.5，V1.4核心生成器，ViewLogic Speedwave，主动VHDL，峰会，VHDL – 963支持-科里根同步FIFO满和空输出卡在VHDL—300仿真器上

描述

关键词：快波，VHDL，核心发生器，科雷根，科雷根，FIFO，
仿真，顶峰，VHDL—97，VHDL—63，主动VHDL

紧迫性：标准

一般描述：
由同步综合的同步FIFO的全部和空输出
1.5.0和1.4个版本的核心生成器似乎没有表现出来
正确使用VHDL语言进行VHDL行为仿真，
主动VHDL和顶峰可视化HDL仿真器。在这些平台上
输出被永久断言。

解决方案

一

修改代码：

FIFO模型中有四个过程是由CI I的上升沿触发的。
代码现在看起来是这样的：

过程
开始
等待CI事件；
如果（c’i’LaSTyValue=’0’和CiI=’1’）
…
如果结束；
结束过程；

仿真器从未经过等待语句。

问题是VIEW快波仿真器是
VHDL—63兼容，而行为模型生成
FIFO的核心生成器目前仅为VHDL—77
顺从的Xilinx软件发布并包括
M1.5只支持VHDL—77。

作为一个解决方案，触发代码的条件
遵循等待语句（CI I信号的变化）
可以修改如下：

过程
开始
等到（CI I’事件）和（CI i=’1’）；
…
结束过程；

随着附加（CiI＝1′）条件的增加，
CII的变化由Speedwave检测，并进行仿真
工作正常。

二

使用不同的仿真器。

仿真结果在MTI上得到了很好的验证。

三

在VHDL—963下正确运行的另一个代码更改是修改以下代码：

——来自
等待CI事件；

——对
等待CI I直到CII事件；