2.1I/1.5 VIEWTRONCE——ViewSim Vistor设计的直接门级示意性仿真仅部分支持-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2.1I/1.5 VIEWTRONCE——ViewSim Vistor设计的直接门级示意性仿真仅部分支持

描述

关键词:门级示意图仿真、VIETESIM、VIETEX、COREGEN

紧迫性:标准

一般描述:
ViTEX设计的ViewLogic ViewSim直接门级示意图仿真
仅部分支持。有些组件在VIETEX中无法仿真。
视图逻辑库。

请参考(赛灵思答案5968)这些组件的列表。

解决方案

试图仿真视觉逻辑设计的客户
不可仿真库组件仍然可以仿真它们的ViTeX设计。
而不是VHDL或Verilog。

以下步骤可应用于任何HDL仿真工具。

Verilog Flow:

-ngdBug -p v000 & lt;设计名称:gt;
NGD2VER & lt;设计名称NGD

VHDL Flow:

-ngdBug -p v000 & lt;设计名称:gt;
– NGD2VHDL&L.设计名称NGD

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