数字电路基础知识——组合逻辑电路（数据选择器MUX、也即多路复用器）
本次介绍数据选择器的相关知识，数据选择器在电路设计中尤为重要，尤其是对于在Verilog中的if-else的语法即 o = a？b ：c 都可以看到有数据选择器的使用。
介绍数据选择器的设计原则以及实例：用Verilog描述一个多路复用器，输入的通道数目N，每一路的位宽为M。
求log以2为低的整数的算法（使用移位寄存器、数据比较器）
二选一的数据选择器是最简单的结构，其逻辑框图、门级电路、以及真值表如下：
o = s ? a : b;
与逻辑：
out = (a == 1’b0)? 1’b0: ((b == 1’b0)? 1’b0: 1’b1);
或
out = (a == 1’b1)? b: 1’b0;
Y=SA+S’B=AB+A’0=AB
或逻辑：
out = (a == 1’b1)? 1’b1: ((b == 1’b1)? 1’b1: 1’b0);
或
out = (a == 1’b0)? b: 1’b1;
Y=SA+S’B=A’B+A=A+B
非逻辑：
out = (a == 1’b1)? 1’b0: 1’b1;
异或
out = (a == 1’b1)? ((b == 1’b1)? 1’b0: 1’b1) : (b);
Y=AB’+A’B
在实际的芯片器件中，用的最多的是双四选一选择器 74HC153
而八选一需要三位地址输入，八个输入状态选择其中一个，利用S’作为第三个地址输入端
因此可以利用这两个四选一选择器接成一个八选一的选择器
一个具有n位地址输入的数据选择器，可以产生任何形式的
即Z=R’(A’G’)+R(A’G)+R((AG’)+1(AG))
当然也可以用R A 作为选通地址，G作为选通端，将函数化简如下：
五、例：用Verilog描述一个多路复用器，输入的通道数目N，每一路的位宽为M。
module mux
#(
parameter m = 8,
parameter n = 8,
parameter width = clogb2(n)
)
(
input [n*m-1:0] indata,
input [width-1:0] sel,
output [m-1:0] outdata
);
assign outdata = indata[(m*(sel+1)-1)-:m];
//-------------------------------------------------------
//以下两个函数任用一个
//求2的对数函数
function integer log2;
input integer value;
begin
value = value-1;
for (log2=0; value>0; log2=log2+1)
value = value>>1;
end
endfunction
//求2的对数函数
function integer clogb2 (input integer bit_depth);
begin
for(clogb2=0; bit_depth>0; clogb2=clogb2+1)
bit_depth = bit_depth>>1;
end
endfunction
endmodule
[n-:m]表示数据位宽为m的从n开始的数据位宽。如reg [6-:3] 表示 reg [6:4]
参数传递必须时具体数值，如在parameter定义。
求log以2为低的整数，具体方法上面用到的是移位寄存器，即将数据向右移位即可以得到所需最大的整数。
function integer log2(input integer x);
integer i;
begin
log2 = 1;
for (i = 0; 2**i < x; i = i + 1) //不用移位寄存器，只用比较器
begin
log2 = i + 1;
end
end
endfunction
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